今年9月，工业和信息化部、国家发展改革委印发《电子信息制造业发展“十五五”规划》。其中，规划明确提出推动先进封装测试技术开发和应用。当制程微缩越来越难，竞争就不再只是单颗芯片的性能比拼，而是算力、存力、运力、电力一起算总账。而将多颗芯片拼成一个系统，靠的是封装，先进封装因此走到台前。

一、需求之变：算力大幅提升，数据跟不上，HBM是解法

近年来，AI大规模应用推升了对芯片性能的需求。目前，AI大模型参数还在涨，从千亿级往万亿级走，10万卡规模的集群即将成为训练顶尖模型的标准配置。芯片算得越来越快，但从外部搬数据的带宽跟不上，数据送不进来，算力只能空转。高带宽存储（HBM）就是来解决这个问题，它把多层存储芯片垂直叠起来，用硅通孔（TSV）打通各层，再整体搬到计算芯片旁边，数据通道从“小路”变成“高速公路”。

2020年至2026年，单颗AI加速器的HBM容量从40GB增至288GB，是原来的7.2倍；内存带宽从1.55TB/s升至22TB/s，是原来的14.2倍。带宽的涨幅是容量的两倍。带宽涨得越快，封装承受的压力越大。

需求端在增长，供应端却在收紧。TrendForce预测，2026年第四季度计入HBM后的整体DRAM合约价环比上涨15%—20%，2026年全球AI服务器出货量同比增长32.2%，2027年再增近36%。三星电子相关负责人表示，HBM占全球DRAM晶圆产能的比重将从目前约20%提升至2027年的近30%，而单片HBM占用的晶圆面积约为传统DRAM的三倍。HBM又必须贴着计算芯片工作，把逻辑芯片和多颗HBM高密度地集成在一起，这正是先进封装要解决的课题。

二、路径之变：封装从“后道工序”走向“核心环节”

封装的角色变了。过去它主要管保护芯片、引出管脚类似于“穿衣接线”；而现在封装则是把多颗芯片像搭积木一样拼成一个紧贴的系统。

变化来自三个方向。3纳米以下，制程微缩带来的性能提升，成本呈指数级攀升；单颗芯片的尺寸撞上1倍光罩的限制，2.5D/3D集成可以绕过去；混合键合、芯粒、光电共封装把计算和存储拉得更近，与“韬定律”降低时间常数τ的思路一致。制程做不动、放不下、拉不近的事，越来越多交给了封装。

先进封装四条主要路线不是谁替代谁，而是按互连密度各管一段：2.5D解决“并排”，3D解决“叠放”，扇出型解决低成本重布线，面板级解决大尺寸与材料利用率。真正起量的是2.5D与3D，面板级仍处中试阶段——判断产业节奏时，这是最容易被高估的一环。

尽管先进封装无法替代先进制程，只是性能的“倍乘器”，但其市场规模快速增长，已从增量变主体。Yole的数据显示，全球先进封装整体市场规模2023年约43亿美元，其中高端2.5D/3D封装市场规模约9.2亿美元；预计到2029年2.5D/3D市场规模将达280亿美元，年复合增速约37%。TrendForce测算，2026年全球封测市场规模约961亿美元，先进封装占比约54%，占比过半。

三、格局之变：产能紧缺与管制升级下的封装格局重划

赛道热不热，看两个方面：高端封装产能扩得多快，缺口收窄得多慢。

台积电财报的亮眼数字背后，是先进封装产能的持续紧绷。2026年第三季度，台积电营收14942.43亿新台币，同比增长约51%。Counterpoint Research的测算指向瓶颈：2026年台积电CoWoS供需缺口维持在20%左右，其内部产能正向每月18.5万片晶圆扩展。产能四年预计增长逾十四倍，缺口却要到2027年才收窄至一成。瓶颈不在建厂意愿，而在设备交付、材料供给与良率爬坡——产能可以靠资本开支堆出来，良率堆不出来。这也解释了出口管制为什么盯着设备与材料。

缺口的位置也在挪，封装产能铺得越快，对上游的索取越急，载板、基板、键合材料跟着吃紧。TrendForce称，台积电下一代面板级封装（CoPoS）的玻璃基板中试定在2027年年中，英伟达Feynman平台预计2028至2029年采用。产能布局也在重新划线：10月8日，格芯与台积电签下五年期、约20亿美元的硅中介层协议，关键上游能力被拉回美国本土。

管制重心由此从“让先进制程造不出来”转向“让芯片拼不起来”。8月1日，日本第三轮半导体设备出口管制新规生效，首次把先进封装全链条核心设备纳入逐案审批，涉及约20大类，审批周期3—6个月，驳回率70%—80%。它瞄准的正是国内“成熟制程+先进封装”这条潜在换道路径。但先进封装并非“绕开”封锁的捷径，其门槛在于全产业链协同，真正的价值是摊薄制程代差带来的性能压力。（分析师朱天业 刁倩）

【高新产业链观察】不止芯片制造，先进封装正在成为“新赛道”.pdf

编辑：杜少军

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